前几天，公司部门组织了一次硬件开发检查单考试，感觉其中的很多东西很基础，很实用。于是将这些知识点加以整理和拓展，垒实自己的基础。

（1）为什么振荡电容应选择NPO、X7R系列的电容，这两种电容的什么特性较好？

 答：这两种电容的温度特性较好，电容量和介质损耗都比较稳定。

 补充：NPO电容---是一种常用的具有温度补偿特性的单片陶瓷电容。它的填充介质是由铷、钐和一些其它稀有氧化物组成的。 X7R电容---被称为温度稳定型陶瓷电容。

按美国电工协会（EIA）标准，不同介质材料的MLCC（片式叠层陶瓷电容器）按温度稳定性分成三类：超稳定级（工类）的介质材料为COG或NPO；稳定级（II类）的介质材料为X7R；能用级（ⅲ）的介质材料Y5V。

 （2）变压线路侧中心抽头通过75欧姆电阻和1000pF电容应接工作地还是保护地？为什么？

 答：应该接保护地GNDP。线路侧接保护地可以较好的防止和抑制外界辐射和干扰信号的进入，有效的保护和减少内部系统收到影响。 

（3）时钟走线可不可以点到多点？并说明原因。

 答：不可以。时钟线是系统中较为重要的信号线，对信号质量的要求都较高。点到多点的走线方式会恶化时钟线的信号质量，导致信号完整性的问题。

 补充：对高速时钟信号布线有以下几点要求：

a. 高速时钟信号线优先级高。

高速时钟信号线一般是信号中优先级{zg}，在布线的时候，需要首先和特别考虑系统的主时钟信号线。因为时钟的稳定性和可靠性直接影响整个系统或产品的特性。如果时钟不稳，必然导致产品的不稳定，产品精度降低，甚至不能使用等一系列问题。

b. 高速时钟信号线尽可能地短。

高速时钟信号线信号频率高，对波形要求严格，要求信号的衰减和受到的干扰最小，为了将干扰降低到最小，所以要求走线尽量地短，保证信号的失真度最小。

c. 高速时钟信号线尽量走在电路板的同一层上，避免过孔。

高速时钟信号走线设计尽量设计在同一层上，也是为了减少信号的失真度，如果采用多层布线，必然要存在过孔。而过孔是具有分布电感和电容，过孔的分布参数会时钟信号的反射和于扰，导致时钟的漂移或抖动；过孔还对时钟信号的阻抗造成不连续，会导致信号的反射和叠加，造成时钟信号的变形，这些都是对我们有害的。

d. 高速时钟信号线尽量走直线，避免走折线，可以采用弧线代替折线。

高频电路布线的引线{zh0}采用全直线，需要转折，可用45°折线或圆弧转折。这种要求在低频电路中仅仅用于提高钢箔的固着强度，而在高频电路中，满足这一要求却可以减少高频信号对外的电磁辐射和与其他信号之间的串扰。

e. 高速时钟信号线不分路。

高速时钟信号线一般不分路，不分枝。时钟信号的分路会造成时钟信号的衰减、反射，导致信号的变形，而且信号的相位可能发生变化。为了保证时钟相位的一致性，通常在需要时钟分路的地方，可以采用专用的时钟分路、放大、整形的芯片。这种芯片可以对时钟进行无衰减、无相差的分路。

f. 必要对时钟信号线进行保护和屏蔽。

高速时钟信号线周围尽量没有其他的干扰源和走线。在外部环境比较恶劣，或者时钟周围有干扰比较强的信号线时，我们要在信号线和时钟线之间加以隔离，对时钟信号线进行保护和屏蔽，将干扰降低到最小。

（4）以下描述JTAG接口的接法是否正确？TDI要下拉，TCK要上拉，TRST要下拉。

 答：不正确。JTAG接口中，一般采用TDI上拉，TDO上拉，TMS上拉，TCK下拉，TRST下拉。

 补充：JTAG(Joint Test Action Group ，联合测试行动小组 ) 是一种国际标准测试协议，主要用于芯片内部测试及对系统进行仿真、调试， JTAG 技术是一种嵌入式调试技术，它在芯片内部封装了专门的测试电路 TAP （ Test Access Port ，测试访问口），通过专用的 JTAG 测试工具对内部节点进行测试。标准的 JTAG 接口是 4 线： TMS（测试模式选择）、TCK（测试时钟）、TDI（测试数据输入）、TDO（测试数据输出）。TRST信号在JTAG标准中为非强制性信号，可有可无，主要作用是复位TAP进入Test-Logic-Reset状态（TMS一样可以完成该功能）。一般都将TRST信号做电阻下拉，这样芯片才能正常的工作，否则就会进入JTAG的调试模式中。

 （5）采用TVS的保护电路，TVS的动作电压（Vrm）取{zg}工作电压的多少倍？

 答：1.1~1.2倍。

 补充：电压及电流的瞬态干扰是造成电子电路及设备损坏的主要原因（比如，雷击、浪涌等），常给人们带来无法估量的损失。幸好,一种高效能的电路保护器件TVS的出现使瞬态干扰得到了有效抑制。TVS（TRANSIENT VOLTAGE SUPPRESSOR） 或称瞬变电压抑制二极管，是在稳压管工艺基础上发展起来的一种新产品，其电路符号和普通稳压二极管相同,外形也与普通二极管无异。当TVS管两端经受瞬间的高能量冲击时，它能以极高的速度（{zg}达1*10E-12秒）使其阻抗骤然降低，同时吸收一个大电流，将其两端间的电压箝位在一个预定的数值上，从而确保后面的电路元件免受瞬态高能量的冲击而损坏。，单向TVS一般用于直流电路。

 （6）请简述一下高速信号线走线应用一个完整的参考平面的原理。

 答：当高速信号尤其是快沿高速信号跨越分割参考平面时，信号的眼图、抖动、上升时间等均受到较大影响，因此在设计时为了保持比较好的信号完整性，一定要注意避免高速信号跨越分割平面。

 补充：基于基尔霍夫定律，电流时闭环的，也就是说，任意一个电路的节点只要有电流流出就一定会有电流的流入。返回到节点（通常时驱动器）的电流通常就称为“回流电流”。高频信号的回流电流通常是沿着阻抗最小的路径返回的。对于一个同轴电缆，其芯线为信号电流流动路径，而外壳的地则是回流电流的流动路径；对于一个PCB班上的高速传输线来说，其电流回流路径通常为与传输线相邻的地平面或者电源层平面，这些也称为传输线的“参考平面”。当与传输线相邻的参考平面层有沟槽等不完整现象时，回流电流的路径就可能被破坏，这时候也称为“高速信号跨分割”。

 （7）大面积电源区和接地区的元件连接焊盘，为什么要设计成花焊盘形状？

 答：花焊盘也叫做热风焊盘。其主要有以下两个作用：

a. 防止散热。由于电路板上电源和地是由大片的铜箔提供的，所以为了防止因为散热太快而造成虚焊，故电源和接地过孔采用热风焊盘形式；

b. 防止大片铜箔由于热胀冷缩作用而造成对过孔及孔壁的挤压，导致孔壁变形。

补充：花焊盘的形状如下图所示

 （8）PCB叠层设计时第二层和倒数第二层优选时地平面还是电源平面？

 答：优选地平面。这样可以屏蔽内层信号的对外辐射，对产品的EMI测试有好处。

 （9）CPLD的设计中可不可以使用buf来产生信号延迟？并说明原因。

 答：一般情况下是不推荐这样使用的。因为通过一个内部buf所带来的信号延迟时间是未知的，也是不好确定的。更好的延迟方式是采用时钟计数延迟的方法。

 （10）简述下电源的电压拉偏测试的测试方法。

 答：电源拉偏测试是电子产品可靠性最重要的一个测试之一。通俗地说，这个测试反映的是电源对不稳定电压的“纠正”能力，纠正能力(拉偏)越大，电源的稳定性就越高。按照国家标准，在常规条件下做电源拉偏测试，一次电源要求拉偏20%，至少10%；二次电源要求拉偏10%，至少5%。

PS：将市电转换成产品使用的高压直流电的AC/DC设备为一次电源，将一次电源转换成单板使用的低压直流电的DC/DC设备为二次电源。