作者:   Timothy Huang Nov20, 2008
                                          EMC engineer Design  XX R&D.LTD
1,CLK
a晶振时钟  从layout上去check。晶振的引线要短直，不可跳层，底部要加地平面。要有完整的参考平面，晶振要与周围高速元件保持足够的间距，防止其它讯号干扰晶振。
b主芯片出来的时钟，其他IC的时钟（audio,memory..）
检查所有的时钟线，检查频率高的CLK，采用加30P-15P电容或端接电阻
要考虑CLK时钟信号的频率是多少。重点检查频率比较高的CLK，CLK走线避免过多的via，每个via都要加对地via，暴露在外部层的CLK要短，避免引起不必要的EMI问题，内层的所有CLK都要有参考平面，参考平面不可被分割。
2.信号线
主芯片data线，address等
检查信号线时，要清楚所查信号线的功能与工作频率。
检查data,adderss线有无端接电阻端接电阻要靠近源端放置.所有高速信号线要有完整的参考平面，避免过多的跳层。
敏感线（端口），使能端，reset等
预留100p电容防ESD
或串小电阻限流及并电容。在电流变化的高速信号线中预留0603/bead。
注意：加保护地线时，只对低频的信号线有用，对于高频信号线的回流路径，只参考整个大的平面。
差分信号线的走线：差分信号线的走线原则是保持线间距一致，线长相同，via相同，尽量走直线，避免过多的拐角。
高速信号线{zh0}串联端接电阻，位置一定要摆放在输出端。注意高速信号线走线间距为3H以上。
3.电源
a, DC－DC
b,芯片电源（模块，DDR2）
c,接口电源
对于一些IC频率比较高的，选用去耦电容(0.1uf~100p),串联bead.要检查所有电源的滤波情况，特别是给高速IC供电的直流电压，电源线上串联0603的0电阻预留位置，并联0.1uf的去耦电容
检查所在滤波电容器的摆放。电容器连接源端的trace一定要短，接地端的trace一定要短，粗，为了更好的滤波效果
4.接口
要注意所有按键，卡，USB，LCD，AUDIO，VIDEO的ESD保护。
敏感ESD线要单独走线，避免与其它线相隔太近。ESD保护器件{zh0}采用多点接地。连接ESD器件的线要短粗。

5.GND
检查所有的螺丝孔接地情况。
考虑ESD时，对于ESD敏感区有必要划分一块独*立的GND，用bead与参考地串联。
但如果机构的地做的好，可不用划分开。

发表于 @ 2008年11月27日　11:48:00 | | | |

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