锁相环 (phase-locked loop)

 为无线电发射中使频率较为稳定的一种方法,主要有()和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到恢复!达到的目的!!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

锁相环由、和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差 ，并输出误差电压Ud 。Ud 中的和成分被低通性质的环路滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。　

PLL：phase Locked Loop 相同步回路, 锁相回路,用来统一整合时脉讯号,使内存能正确的存取资料。

直接数字频率合成(DDS—Digital Direct Frequency Synthesis)技术是一种新的频率合成方法，是的一次革命，JOSEPH TIERNEY等3人于1971年提出了直接数字频率合成的思想，但由于受当时微电子技术和数字信号处理技术的限制，DDS技术没有受到足够重视，随着电子工程领域的实际需要以及数字集成电路和微电子技术的发展，DDS技术日益显露出它的优越性。

DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。

DDS有如下优点：⑴ 频率分辨率高，输出频点多，可达 个频点(N为相位累加器位数)；⑵频率切换速度快，可达us量级；⑶ 频率切换时相位连续；⑷ 可以输出宽带正交信号；⑸ 输出相位噪声低，对参考频率源的相位噪声有改善作用；⑹可以产生任意波形；⑺ 全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的DDS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。

PLL：Phase Locked Logic 相同步逻辑

锁相环的用途是在收、发通信双方建立载波同步或位同步。因为它的工作过程是一个自动频率（相位）调整的闭合环路，所以叫环。锁相环分模拟锁相环和数字锁相环两种。

，以提高抗干扰能力。20世纪50年代后期随着的发展，锁相环用于对宇宙飞行目标的跟踪、和。60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考、建立等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。在方面，锁相环在和相位计等仪器中起了重要作用.

锁相环技术目前的应用集中在以下三个方面：{dy} 信号的调制和解调；第二 信号的调频和解调；第三信号频率合成电路。

、分频器、相位比较器、脉冲补抹门等组成。分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步。