第3章  存储系统      
     第3章 存储系统
 3.1 存储器概述
 3.2 半导体读写存储器
 3.3 半导体只读存储器和闪速存储器
 3.4 主存储器与CPU的连接
 3.5 并行存储器
 3.6 高速缓冲存储器（Cache）
 3.7 虚拟存储器
 3.8 外存储器
典型习题与解答

3.1 存储器概述

3.1.1 存储器分类

3.1.2 存储系统的设计及分级结构

3.1.3 主存储器的性能指标

3.1.1 存储器分类
     存储器：计算机硬件系统中用于存放程序和数据等二进制信息的部件。

1、按存储介质分类

2、按存取方式分类

3、按在计算机中的功能分类

4、其他分类
1、按存储介质分类
 (1) 由半导体器件组成的半导体存储器；

 (2)由磁性材料做成的磁表面存储器，例如磁盘存储器和磁带存储器；

 (3)由光介质构成的光介质存储器，一般做成光盘。

2、按存取方式分类
（1）随机存取存储器RAM(Random Access Memory)

   存储单元都能按地址访问，而且存取时间与存储单元的物理位置无关的存储器，称为RAM。

例如半导体读写存储器

主要用途：主存、Cache、外设缓存。

(2)顺序存取存储器SAM
                (Sequential Access Memory)

    信息按顺序写入或读出的存储器，称为SAM。
  以记录块为单位编址。
 
  例如：磁带存储器

特点：存储容量大，位价格低廉，存取速度慢。

主要用途：辅助存储器。

（3）直接存取存储器DAM (Direct Access Memory)

    首先按存取信息的区域随机访问，然后在指定区域用顺序方式存取的存储器，称为DAM。
   
例如：磁盘存储器

特点：容量较大，速度和位价格介于SAM和RAM之间

主要用途：辅助存储器。

3、按在计算机中的功能分类
（1） 主存储器（主存）

        用于存放计算机运行期间的大量程序和数据的存储器，CPU能直接访问。

       由动态MOS存储器构成

（2）高速缓冲存储器Cache
Cache：介于CPU和主存之间的高速小容量存储器，用于存放最活跃的程序块和数据。
特点：速度快，但容量小。
（3）辅助存储器（外存储器）
    存放当前暂不参与运行的程序和数据，需要时再与主存成批交换信息的存储器。

组成：磁表面存储器，光盘存储器。

特点：容量大，可存放大量的程序和数据，但速度慢。

外存的信息需要调入主存后才能被CPU使用。
（4）控制存储器CM

      在微程序控制的计算机中，用于存放执行指令的微程序的存储器。

      CM一般由ROM构成，属于控制器的一部分。

4、其他分类
(1)按读写功能分类
   a.只读存储器ROM：工作时只能读出不能写入的存储器。
   b.读写存储器RAM： 既能读出又能写入的存储器。
?
(2)按信息的可保存性分类
   a.{yj}性存储器：
    断电后仍能保存信息的存储器，如磁表面存储器。
   b.非{yj}性存储器：
    断电后信息即消失的存储器，如半导体读写存储器。

  3.1.2 存储系统的设计目标及分级结构
① 存储系统的设计目标

         在一定的成本下，获得尽可能大的存储容量，尽可能高的存取速度以及可靠性等。

② 多通用寄存器是现代计算机系统结构的特点之一。

         多个通用寄存器寄存操作数及运算的中间结果，可有效提高机器的工作速度。

③ 计算机系统通常采用三级或三级以上的存储器结构。（如图3.1所示）：
计算机系统通常采用三级或三级以上的存储器结构
1. 高速缓冲存储器（Cache）
        利用CPU运行程序的局部性原理，Cache存放最活跃的程序和数据；

            若使CPU访问存储器时在Cache访问到的概率高，则从CPU的角度看到的存储系统，其速度接近Cache的速度。
2. 主存储器（MS）

        即是主要的存储器，存放计算机运行期间的大量程序和数据。

        既能为CPU直接访问，又能把最活跃的程序和数据存放到Cache中，提供给CPU使用。

3. 外存储器
       存放当前暂不参与运行的程序和数据，当CPU需要时，再与主存成批交换信息。

由磁盘存储器、光盘存储器和磁带存储器构成。
小结：
        1. 通过计算机的多级存储管理，发挥各级存储器的效能；
           2. Cache主要强调高速存取速度，以便使存储系统的速度与CPU相匹配；
           3. 外存主要强调大的存储容量，以满足对计算机大容量存储的要求；
        4. 主存要求有适当的容量和存取速度，以使其能容纳系统的核心软件和较多或较大的用户程序。
3.1.3 主存储器的性能指标

 存储容量
 存储速度
 可靠性
 价格

  1、存储容量: 主存存储单元的总数
例：
8位微机20位地址码（按字节编址）             
    {zd0}容量：
2、存储周期：
 存储周期(TMC)：主存连续两次读/写操作之间所需的最短间隔时间。

存储周期的单位：ns(纳秒)   1ns=10-9s

注意区别存取时间TA 与存储周期TMC ：
        TA强调的是从开始读或写到把信息读出来或写入存储介质所需的时间。

        TMC则除了完成读出或写入信息的时间外，还包括存储器内部的恢复时间。

       通常 TMC > TA

存储器带宽：
主存带宽：指主存每秒钟可读/写的数据量，记为Bm，也称为主存的数据传输速率。

单位：字节每秒（B/s）或位每秒（b/s）

带宽与TMC有关，还与主存的编址单位及结构等有关。

例子:

例：
         两台计算机A和B，TMC 都是10ns，编址单位分别为32位和8位，则
  
3.存储器的可靠性
衡量标准：故障平均间隔时间MTBF          (Mean Time Between Failures)

MTBF越长，可靠性越高。
4、性能/价格比
性能－容量、存储速度、可靠性等

价格－整个主存的价格，常用位价格表示：
                c＝C/S（元/位）
   式中：S为主存容量（位），C为整个主存价格，
3.2 半导体读写存储器
RAM的分类

3.2.1 半导体基本存储单元

3.2.2 半导体存储器芯片的组织
RAM的分类：
3.2.1 半导体基本存储单元
1、双极型半导体存储器

2、静态MOS存储元

3、动态MOS存储器
 1、双极型半导体存储器
双极型半导体存储元：由TTL（Transistor-transistor Logic）电路组成

多射极存储元（图3.2所示）

双极型存储元存储机理：
    用双稳态触发器的两个稳定状态表示一位二进制代码。

“0”态：T0管导通，T1管截止，即A点为低电位，B点为高电位；

“1”态：T0管截止，T1管导通，即A点为高电位，B点为低电位；
读、写原理：
(1) 写操作：                   

写0：被选字线W为高电位，位线D加低电位，  为中间电位（约1.25V），迫使T1截止而T0导通，B点电位为高，写入0。
(2)存储状态：
    被选字线W为低电位（约0.2V），位线D、 均保持中间电位。
   (3)读操作：
非破坏性读出：
        在读的过程中，由于字线W的升高，只使得原来流向字线W的电流转向流入位线D或   。而T0、T1管的导通/截止状态未因此改变，也就是说，读出并不改变原来存储的状态。

2. 静态MOS存储元
存储机理：
        用双稳态触发器的两个稳定状态表示1和0。

        只要电源正常，保存的1或0就能长久保存，而不需要任何“刷新”操作，这就是静态RAM的含义。

（1） 组成
 T1、T2管：
   触发器存储元工作管。

（2） 工作原理
“1”态：T1截止，T2导通，即A点为高电位，B点为低电位。

“0”态：T1导通，T2截止，即B点为高电位，A点为低电位。
① 写操作
② 读操作：
       X，Y地址译码线同时为高电位，T5、T6、T7、T8导通，A、B两点与各自的位线D和     接通，存储元的信息被送到位线上，再经读出放大器输出信号。

3．动态MOS存储器
（1）存储机理
         用电容存储电荷的多少表示1和0，信息可以维持一定时间。

四管动态存储元
“1”态： C2充电至高电位，C1无充电呈低电位。
“0”态： C1充电至高电位， C2无充电呈低电位。

（2）写入操作：
写1时:I/O＝“1”，  ＝“0”，
（3）读出操作：
（4）刷新操作：
         以电荷形式保存信息的电容尽管栅极的输入阻抗很高，但仍会漏电，时间一长，造成信息丢失，因此，必须定时给电容充电，这就是动态存储元信息的“再生”或“刷新”。

（5）单管动态存储元
① 写入：
    字选择线为高电平，T管导通，字中的每一位数据通过各自的位线（数据线）存入电容Ｃ中。
写1：位线Ｄ加高电位，使Ｃ充电至高电位；
写0：位线Ｄ加低电位，使Ｃ放电（原存1）或不充电（原存0）。
（6）单管与四管动态存储元比较
四管动态存储元:
3.2.2半导体存储器芯片的组织
 1、地址译码驱动

 2、静态SRAM芯片

 3、动态DRAM芯片
 
1. 地址译码驱动
    按指定地址访问主存储器是冯?诺依曼计算机的主要工作特点，主要是通过译码电路来实现。

（1）一维地址译码方式

优点：结构简单。

缺点：当芯片容量增大时，译码器的复杂性按指数规律增加。

一维地址译码适合小容量的场合。

（2）二维地址译码的位选方式
    把ｎ位地址划分为行和列两组，通过行、列两个译码器译码，分别选择行驱动线Xi和列驱动线YJ，如图3.6所示。

 
优点：
    是地址译码器的结构简单，节省驱动器和译码线。

缺点：
        同一存储单元的各个二进制位分布在不同的芯片上，即每个存储芯片只能提供该单元的一个二进制位。

（3）二维地址译码的字选方式
    这是一维地址译码与二维地址译码的位选方式二者的结合。

    读/写时，地址n1通过行译码器选中一行，n2通过列译码器选中一列（b位）。
  二维地址译码的字选方式 图3.7
2．静态SRAM芯片

存储体、
地址译码驱动电路、
读写电路、控制电路

存储体
    ＳＲＡＭ芯片的存储体是由静态存储元按行、列排列的阵列结构组成。
地址译码驱动
Ｉ／Ｏ电路
   用以控制被选中的存储元读出或写入，并具有信号放大的功能。
（２）ＳＲＡＭ芯片实例
如图3.10  2114逻辑结构框图

Intel 2114(SRAM)：1Ｋ×4位
    排成64×16×4即64×64存储矩阵，片内需地址线10位，其中6根用于行译码，余下的4根用于列译码，产生64／16条选择线。

3、动态DRAM芯片
① 存储元按行、列排列成存储体(128×128)
② 行、列地址分时进入行、列地址锁存器
   
   

③ 读出放大器：
行有128个，被选行的128个存储元都选通到各自的放大器。
列有128个，被选列只有一个放大器被选通。

④ 输入和输出锁存器

（２）2116ＤＲＡＭ的读周期、写周期和刷新周期

写周期
图3.12　读、写周期时序图 (b)写周期
刷新周期
①刷新行地址应在RAS前有效并保持不小于TAH时间
② CAS=H 按行刷新

4、动态存储器的刷新
    由于ＭＯＳ动态存储元是以电荷形式存储信息的，栅极电容会缓慢泄放电荷，为维持所存信息，需定时补充电荷，这就是刷新。

    读出过程是补充电荷（刷新）的过程，但访问的随机性不能保证定期按序的刷新。

 刷新周期：2ms，4ms或8ms。
(1) DRAM的刷新方式
① 集中刷新方式：刷新操作集中进行。
( a )集中刷新方式
( b )分散刷新方式
③异步刷新方式：
异步刷新方式：
    在行刷新的间隔时间里按序进行一行的刷新操作（可安排在不读不写时进行）。
平均行刷新时间 TMEAN=2000us/128=15.5(us)
优点: 不存在死时间，刷新占时少。
缺点: 控制线路复杂。

(2) DRAM控制器

① 地址多路开关：完成行、列地址转换。
② 刷新定时器：用于提供刷新请求。
③ 刷新地址计数器：提供刷新地址，如1Mb，9位计数器  0～511。
④ 仲裁电路：裁定CPU访存请求和刷新请求同时发生时的优先权。
⑤ 控制信号发生器：产生DRAM需要的    、   和    信号。 
图3.15　DRAM控制器的逻辑框图
5．新型DRAM芯片
图3.16　EDRAM结构框图

a.由A19 ~ A9 11位行地址把指定行的512×4位数据并行读取到SRAM中，将访存地址A8 ~ A0送到地址锁存器。
b.当读命令信号有效时，由A8 ~ A0选取SRAM中的4位数据经D0 ~ D3输出。
c.下次发生对同一行地址的内容读出时，则可以在SRAM中读出，实现一行数据连续读出即猝发式读取。
工作原理
③. EDRAM的优点
a. 实现猝发式读出，速度快；

b. 在SRAM读出时可对DRAM刷新；

c. 允许在写操作完成的同时来启动同一行的读操作。
(2)SDRAM芯片
① 具有锁存主设备（如CPU）的访存地址和控制信息；

② 在成组数据传送了{dy}个数后，不再需要地址建立和行、列预充电的时间，就能连续快速地输出一组数据 。

图3.17　SDRAM内部逻辑示意图
(3) RDRAM芯片  (Rambus DRAM)
 ② 采用异步成组数据传输协议，在开始传送时需要较长存取时间（例如48ns），以后可达到500Mb/s。

 ③在脉冲的双沿（上升、下降沿）传输等同于工作频率的加倍，速度快。
3.3 半导体只读存储器和闪速存储器
3.3.1 掩膜只读存储器MROM
3.3.2 可编程只读存储器PROM
3.3.3 光可擦除可编程只读存储器EPROM
3.3.4 闪速存储器
  3.3.1 掩膜只读存储器MROM
MROM（Mashed ROM）：掩膜式只读存储器
   存储的信息是由生产厂家在掩膜工艺过程中“写入”，用户不能修改。
图3.18　1024×8位  MOS型MROM
  3.3.2 可编程只读存储器PROM
PROM（Programmable ROM）：一次性编程的只读存储器。
  3.3.3 光可擦除可编程只读存储器EPROM
1.存储原理: 
  浮栅有(无)积存电子，则管子有(无)导电沟道，所在位为0(1)。
2.编程写入:
             漏极D和源极S之间加高电压(25V，12V等)，PGM编程输入端加50ms正脉冲，使高能电子击穿SiO2层而注入浮栅中，高压去除后，电子一直保存于浮栅中，实现写0。
图3.20　EPROM基本结构

注意:
① 为长久保存芯片信息，可用不透光保护膜遮盖窗口。
② 应尽量减少重写的次数。
3.3.4 闪速存储器
EPROM的缺点：
擦除时间长，擦除次数有限，而且不能部分擦除，使用不方便。

  EEPROM或E2PROM
（Electrically Erasable and Programmable ROM）

E2PROM允许选用两种擦除方式：
  ① 字擦除方式，有选择地擦除某一个字单元。
  ② 数据块擦除方式，对某个数据块中的所有单元全部擦除。
闪速存储器：
(1) 优越的性能
    ① 高速的读出操作功能：读取速度与DRAM芯片相近，是磁盘的100倍；
    ② 能在联机工作情况下快速擦除重写；
    ③ 编程次数能力强。
(2) 闪速存储器的特点
① 固有的非易失性：断电后仍能长久保存信息；

② 廉价的高密度 — 价格/位与DRAM相近；

③ 可直接与CPU连接使用；

④ 固态性能 — 低功耗，高密度且无机电移动装置。
1. 闪速存储器的逻辑结构
28F256A存储容量是256K(32K×8)位。
构成：包括指令寄存器在内的控制和定时逻辑，地址锁存器、X    和Y译码器、32K×8位的存储元阵列、数据锁存器、输入/输出缓冲器等部分。
       地址总线15位（A0~A14）
       双向数据总线8位（DQ0 ~ DQ7）
        控制总线：片选信号、输出允许信号和写命令信号
        供电：VCC（+5V），VPP（+12V）。

图3.21　28F256A逻辑方框图
 2. 闪速存储器的工作原理
        闪存中引入一个指令寄存器，用以实现在系统内的电擦除和重新编程能力。

        当VPP引脚不加高电压时，28F256A是一个只读存储器；
VPP引脚加上高电压时，通过片中寄存的指令，实现存储器内容的变更，如擦除和擦除校验、编程和编程校验等。
3．闪存的工作模式
(3)等待操作
(0000H) = 89H —— 厂家代码
(0001H) = B9H —— 器件代码

（5）写操作

4. 闪存与CPU的连接
3.4 主存与CPU的连接
3.4.1 存储器芯片的读/写时序

3.4.2 主存储器的构成

3.4.3 主存的设计实例
3.4.1 存储器芯片的读/写时序
（1）2114要求CPU提供的读/写控制信号

（3）写周期

2、2716 EPROM的读出时序
  3.4.2 主存储器构成
图3.25 位扩展法组成1MB RAM
2、字扩展法
3、字位同时扩展法
式中：M－主存存储单元数量     L－单片存储单元数量
             N—主存存储单元字长（二进制位）
             K—单片存储单元字长
 3.4.3 主存的设计实例

第3章 存储系统
 3.5 并行存储器

 3.6  高速缓冲存储器Cache

 3.7  虚拟存储器

 3.8  外存储器

典型习题与解答

减小内存与CPU之间速度差异的主要途径：
① 在CPU内部设置多个通用寄存器；

② 采用并行操作的存储器；

③ 在CPU和主存之间插入Cache；

④ 采用更高速的存储芯片。
减小内存与CPU之间速度差异的主要途径之一：

3.5.1 双端口存储器

3.5.2 多模块交叉存储器

3.5.3 相联存储器
   同一个存储体具有两套相互独立的读写控制电路，地址寄存器ARL、ARR和数据寄存器DRL、DRR。
  当访问的两个地址码不相同时，在两个端口上均可进行读/写操作。
1、无冲突的读写控制
（1）读操作
   CE#=L，R/W#=H，OE#=L，读出数据送DR。

（2）写操作
   CE#=L，R/W#=L，DR的数据写入存储器。 

2、有冲突的读写控制
        当两个端口试图在同一时间内访问同一存储单元时发生冲突。
     由片上判别逻辑决定对一个端口读/写，延迟另一端口的读写（BUSY#=L）。
3、双端口存储器的应用
① 实现CPU与DMA（或IOP）同时访问内存。

② 在多机系统中，实现彼此间的信息交换。

③ 为运算器的两个输入端并行提供数据

④ 双端口结构的Cache，可同时与CPU和主存交换信息。

3.5.2 多模块交叉存储器
   ①由“存控”部件将CPU或IOP送来的访内地址送到相应模块的地址寄存器ARj 。

②启动存储器模块进行读/写。
3.6 高速缓冲存储器Cache
3.6.1  Cache的基本原理

3.6.2  主存与Cache的地址映射及变换

3.6.3  替换算法及写操作策略

3.6.4  奔腾PC的Cache

        是介于CPU与主存之间的用于存放当前最活跃的程序块和数据的高速、小容量存储器。
        是CPU运行程序的局部性原理 — 指CPU执行程序所使用的存储单元是相对集中或小批簇聚于相邻单元中。
     CPU在Cache中访问到的次数n1与总的访问次数n的比，称为命中率H。

                    TA=H×Tcc +(1–H)×Tmc
    式中：Tcc -- Cache存储周期
                Tmc -- 主存存储周期

(1) 速度与CPU匹配，容量较小。

(2) xx由硬件实现，设计较复杂。
  3.6.2 主存与Cache的地址映射及变换
 地址映射:
按某种函数（规则）把主存地址定位到Cache中。
 地址变换：
   信息按映射关系装入Cache后，CPU访存时，由主存地址变换成Cache地址的过程。
 常用的映射方式：
把主存和Cache划分成相同大小的若干数据块。
Cache的一个数据块，称为“行”。
主存的一个数据块，称为“块”。
  (1)  全相联映射Cache的存储格式  (2) 全相联Cache的检索过程
     将访存地址的块号与行标记快速比较，若块号命中，则按字地址从Cache中读取一个字；若不命中，则从主存中读取。
全部标记用相联存储器来实现，数据存取则用高速RAM实现。
优点：灵活，Cache的行利用率高。

缺点：速度较慢，成本较高（比较器电路难以设计和实现）。

适用于小容量的Cache。

2、直接映射方式      主存中每一个块只能映射到Cache中惟一的一个特定行。
           i=j  mod  m       （3.6）
    式中：
     i －Cache的行号
     j －主存的块号
     m=2r－Cache的总行数

(1)  直接映射Cache的存储格式   (2) 直接映射Cache的检索过程
         用访存地址中的行号找到该Cache行，再用s-r位与此行的标记比较，若相符则命中，则用行内地址读取所需的字；若不相符，则从主存中读取。
(3) 直接映射的优缺点优点：硬件简单，成本低。

缺点：不灵活，存在Cache有空行而不能存数据块的问题，即造成替换频繁，效率下降。

    适合需要大容量Cache的场合（更多的行数可以减少冲突的机会）。

 3、组相联映射（普遍采用）        将Cache划分成u个组，每组v行，组内采用全相联，组间采用直接映射的方式。
     
             m= u×ν
 
  组号   g＝j mod u
(1) Cache的存储格式主存块号：S位块号域

S=(S–d)+d，2d＝u
     以访存地址的d位找到Cache的相应组，再用s-d位与该组v行中的所有标记同时比较，若某一行标记相符则命中，再以行内的w位地址读取相应字；若不命中，则从主存中读取。

(a)具有块在组中存放的灵活性——冲突少；

(b) 比较器电路不太复杂。

    3.6.3 替换算法及写操作策略 1、主要的替换算法
（1）先进先出算法FIFO
 
先装入Cache的主存块，替换时先被淘汰。

做法：用FIFO队列实现。

评价：容易实现，较好地利用空间的局部性原理。
（2）近期最少使用算法LRU将近期最少使用的Cache行替换出去。

做法：命中行计数器清0，其余各行计数器增1，替换时，将计数值{zd0}的行替换出去。

评价：符合Cache的工作原理，提高命中率。
 2、? Cache的写操作策略 使Cache和主存内容保持高度的一致性。
（1） 写回法
     当CPU写Cache命中的时候，只修改Cache的内容，而不立即改写主存，只当此行被换出的时候才写回主存。
做法：每行配置修改位M，有存储单元被修改，则M=1。

（2）全写法       当写Cache命中的时候，Cache与主存同时修改；若不命中，则向主存写入。

评价：写Cache与主存同步进行，省去设置修改位及判断逻辑，但对CPU写主存操作无高速缓冲作用，降低了Cache功效。
?
3.6.4 奔腾PC的Cache
① 采用两级Cache结构，即主板上的二级L2Cache（512KB）和CPU内的一级L1Cache（16KB）。

② L1 Cache分设成8KB的指令Cache（只读）和8KB的数据Cache(双端口随机读/写)。

2、数据Cache
① 采用2路组相联结构
         分为128组，2行/组，32字节/行，容量128×2×32 = 8KB。
                                                      
② 使用32位物理地址
         目录项由20位的标记和2位的M/E/S/I状态位构成。  

③采用LRU替换算法

 3.7 虚拟存储器
3.7.1 虚拟存储器的基本概念

3.7.2 虚拟存储器的管理方式

3.7.3 虚拟存储器的工作过程

3.7.1 虚拟存储器的基本概念
1、虚拟存储器
        指一个容量非常大的存储器的逻辑模型，借助于磁盘等辅存来扩大主存容量，是指“主存—辅存”这一存储层次。

例：奔腾PC的虚地址模式
            段或段页模式，进程可以拥有214+32 = 64TB空间，但实际主存容量<<64TB。

可见：虚存空间大于实存空间是虚拟存储器的基本特征；虚存空间是由辅存支持的。

2. 几个术语
逻辑地址－虚拟存储器所提供的地址（是程序的逻辑地址）。

虚拟地址空间－程序的逻辑地址空间。

物理地址－CPU用于访问主存的地址。

物理地址空间－物理地址所包含的存储空间。

3.7.2 虚拟存储器的管理方式
1、段式管理
程序按逻辑结构分段，主存按段来分配的存储管理方式。

（3） 虚实地址的变换过程：
① 段表首地址A＋x△ 得到表项地址（假设x＝1）
             A+1△     
△：一个表项占用的存储单元数
    
② 从段表中读出该表项
         若装入位为1，则将该段在实存段首地址加上段内地址得到实地址：
        12200H+100H＝12300H
   若装入位为0，需从辅存把该段调入主存。
   若段内地址值超过段长，则为地址越界。

① 段的分界与程序的自然分界相对应；

② 段的逻辑独立性使它易于编译、管理、修改和保护，也便于多道程序共享；

③ 某些类型的段（堆栈，队列）具有动态可变长度，允许自由调度以便有效利用主存空间。
（5）缺点：
           段间的零碎存储空间（碎片）不好利用。
       辅存和主存空间分为页，主存按页来分配的管理方式。
     ① 造页表方便；
     ② 新页调入容易；
    ③主存空间利用率高
程序的处理，保护和共享不太方便。

 3、段页式管理
程序分段，段内分页的管理方式。

(1)虚拟地址
（3）段页式虚实地址的变换过程
 
① 形成访问段表项地址；

②将段表项的页表首地址与段内虚页号相加形成  访问页表项地址；

③将页表项（装入位为1）的实页号和虚地址的页内地址拼接形成访问实存地址。
 (4) 段页式管理的优缺点   
优点：
       兼有段式和页式管理方式的优点。

  缺点：
      地址变换过程需多次查表，速度慢。

3.7.3  虚拟存储器的工作过程
1、使用快表加快虚、实地址变换

(1) 工作原理
   用高速小容量的相联存储器存放“最活跃页”的地址，加快查表过程。

（2）工作过程
① 用虚页号同时查快表和慢表；

② 若在快表中查到（命中），立即可得到实存地址；   若不命中，则从主存慢表得到实页号再形成实存地址，并更新快表的内容 。
（3）帧页表
帧页表用以记录当前主存使用的情况
程序号为占用该主存帧页的程序号
虚页号为该帧页相应的虚页号
(4) 外页表
外页表用以登记程序虚页号与辅存地址的对应关系。
 ①访问主存产生缺页时，由外页表可得到程序页在辅存的地址以便调进该程序页。

 ②装入位为1，说明程序页已装入主存。

（5）帧页表和外页表的桥梁作用
 2、虚拟存储器的工作过程
  （1）多用户页式虚拟存储器的虚地址：
①  根据用户号、虚页号同时查内页表和快表。
② 若快表不命中而内页表命中，则也可得到实页地址。
③  都不命中，则查外页表得到该页的辅存地址。
④ 按辅存地址将所缺页装入主存，并更换内页表和快表的内容。