在项目管理中，文件管理至关重要，直接影响到项目的进度和灵活性。
关于CAPTURE的文件管理，主要是不同人员在同一个项目中的协同合作的灵活性。
而文件管理最重要部分就是项目的划分，和不同模块的衔接。
在小项目中可以采用平坦式文档形式，而较大的项目中则需要采用层次化设计和模块华设计。
CAPTURE支持的设计模式有平坦式设计和层次式设计，可以满足不同项目的需求。CAPTURE还可以把常用的模块封装成库，供以后的项目使用。
要想把一个项目做好，在项目之初就要把需求分析理解透彻，知道要做什么才能知道怎么去做好它，不然将会影响工程进度。在需求分析的时候也兼顾到布局问题。
基于CAPTURE的项目管理
原理图文件的命名：NUM-SUB(CORE)-FUNCTION-V0.1(V1.0)
元器件命名规范:IC类要xx到小号，晶体管、二极管、场效应管用美标
器件选型规范:优先级->功能/工作电压/接口类型/封装/公司/价格，优先级可根据具体情况调整。
电源电压标号规范:
Title的书写规范
名字的书写Bovey/BOVEY
Drawing Title为项目缩写
Page Title为功能电路的功能名称
字体小六（7号），即默认值，字体默认Arial，使用粗体
封装规范
参考中兴的规范
模块衔接规范–包含原理图和PCB的分配
包括两块子板间的连接，连接器上电源引脚的分配(不同电源尽量不要相邻，容易短路)，信号的分布。连接器的摆放位置，引脚号的走向(1号脚靠近边缘等)。
原理图修改规范
确定版本号后的原理图要有写修改记录,原来的版本要备份。在修改记录中要写明修改细节：版本号-日期-修改-原因-修改人
文件管理规范
项目文件夹->SCH-V0.1->***.DSN
***.DSN
***.bom
***.exl
***.pdf(sch)
***.pdf(bom)
lib-> ***.lib
修改记录.TXT
->PCB-V0.1->***.PCB
lib->***.lib
->SCH-V0.2
->SCH-V1.0
->PCB-V1.0
->需求文档.pdf
->需求分析.pdf
->DATASHEET->***.pdf
CORE-NAME->core1->***.pdf
core2->***.pdf
->RELATED DOCS
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原理图库文件的引用注意事项：
1. 原理图的引脚序号于相关datasheet的引脚是否一致。
2. 引脚的名称是否合理。
3. 带极性器件的引脚标号，与PADS中器件的引脚顺序是否一致。
4. 原理图，PADS，实物器件的引脚顺序位置命名是否一致。
5. 原理图中的接线端子的使用：单排插针用CON nums，双排用CON numsA(C)，如用双排多parts那么画库文件时引脚应奇偶分开。
原理图中器件命名的的规范：
| 名称 | 编号 | 单位 |
| 电容 | C | pF, uF |
| 极性电容 | CP | uF |
| 电阻 | R | 无, K , M |
| 电阻排 | RA | 无, K , M |
| 电位器 | RP | 无, K , M |
| 压敏电阻 | RV | 无, K , M |
| 热敏电阻 | RT | 无, K , M |
| 电感 | L | uH，H |
| 二极管 | D | |
| 磁珠 | FB | Ω/mΩ，A/mA |
| 熔丝 | FU | A |
| 继电器 | LS | |
| 连接器 | J | |
| 跳线 | JP | |
| 变压器 | T | W，V/V? |
| 测试点 | TP | |
| IC | U | |
| 晶振 | Y | KHz，MHz |
| 滤波器 | Z | |
| 开关 | SW | |
层次化原理图设计：
CAPTURE支持平坦式和层次式原理图设计：
平坦式设计—-采用OFF-PAGE连接不同页面的的跨页连接。off-page有两种OFFPAGELEFT-L和OFFPAGELEFT-R，这两个OFF-PAGE没有方向属性，L,R代表节点在电路端口的位置。OFFPAGE只对同一个文件夹的电路有效。
层次式设计—-适用于复杂项目中的自上而下设计。不同模块用Hierarchical Block的端口(Port)连接。Port有四类：双向，向左，向右，无方向。每一类有两种节点在右和节点在左。如：PORTHLEFT-R,表示向左，节点在右。
平坦式-层次式设计—-复杂项目使用较多的是采用平坦式和层次式的结合。
创建的层次图可以有多个实体，每个实体可以对该模块内部的器件属性进行设定。各模块的器件位置、连线、名称是一致的，但是网络并不一致，都有各自的网络名称。
在层次设计中不同的电路模块可以分配给不同的成员，首先划分功能模块，其次进行顶层模块端口分配连接。定义端口的属性(不确定的可以使用无方向属性的端口或使用双向端口，但是一定要与底层的对应端口的pin属性一致)，更新层次图后即可把各个子模块分配给各成员单独完成。
{zh1}把完成的电路子图copy到CAPTURE下项目的对应的文件夹下，重新排序即可。
CAPTURE还有个很优秀的功能是能够把原理图项目文件封装成库，库文件和相关的原理图相关联，即在通过库文件展开的原理图中修改，会改变库文件生成时的源文件。也正是如此才使文件的管理更加灵活，其{wy}的缺陷是库文件的路径必须是固定的，因为在原理图中进行模块展开时用的是{jd1}路径。
这种方法的灵活性是能够分工协作，各自完成自己的模块然后封装成库，供顶层电路使用。还可以单独作为模块DRC检查，导出网表画PCB，因为PORT不会被报错。{wy}带来的麻烦是顶层文件和相关的库文件需要在一个固定的文件夹里。
一种没有路径的限制，但是缺乏灵活性；一种虽然有了路径的限制，但是却灵活性更强。
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文中未涉及的部分待以后补上，两种方法的攻略…
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