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   近3年从事数字IC数字，精通Verilog HDL 语言设计，熟悉TCL，Perl等脚本语言，熟悉C语言。能熟练使用Modelsim，debussy，vcs等仿真软件。熟悉system verilog，精通Design Compiler，以及PrimeTime静态时序分析，熟悉Astro和Encounter布局布线工具和流程。熟悉FPGA验证。

      主要从事RTL前端代码设计，仿真验证，及验证平台搭建，Design Compiler，PrimeTime。有多次项目Tapeout经验，主要从事LCD driver项目设计，涉及过音频，太阳能，MCU，马达驱动等项目的设计研发。
   求职深圳地区  数字IC设计工作，可从事前端代码设计；IC验证；后端DC/PT；或FPGA验证工作。  QQ：279510204    手机：13510889292

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