全局时钟

同步时序电路推荐的时钟使用方式为：

1、由全局时钟专用引脚输入，通过PAD的Skew和Jitter等都最小。而且专用全局时钟引脚到PLL和全局时钟驱动资源的路径最短。

2、使用PLL或DLL进行分频/倍频、移相等调整，附加Skew和Jitter都最小，而且操作简单，精度高。

注：PLL(PhaseLocked Loop)（Altera）

数字延迟锁相环(DLL,DelayLocked Loop)（xilinx）

数字时钟管理模块(DigitalClock Manager,DCM) （xilinx）

门控时钟

门控时钟：使用一个控制门电路的使能信号控制时钟的打开和关闭，当时钟关闭时，

相应的时钟域停止工作。目的是为了节能。

门控时钟是非常危险的，极易产生毛刺，使逻辑误动作，一般很少使用，为了降低功

耗时可以使用门控时钟。

符合以下两个条件，门控时钟可以象全局时钟一样可靠地工作：

1.驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻辑；

在某些工作状态下，会出现竞争产生的毛刺；

2.逻辑门的一个输入作为实际的时钟，其它所有输入相对于时钟满足建立和保持时间的

约束。

衍生时钟

所谓衍生时钟（行波时钟），即是用一个寄存器的输出作为另一个寄存器的时钟输入，理论上这种时钟没有毛刺，并且良好的设计将可以同全局时钟一样可靠，但是，如果设计是对时延非常敏感的设计，那么，这种时钟系统就不可避免的存在不可靠的因素，因为经过多级设计延时后，将难以估计这种时钟在链上各个触发器时钟之间产生的大量时间偏移，如果这种时间偏移引起建立时间、保持时间难以满足的话，那么设计就极有可能要失败了。

1、xx的使用时钟的方式为：整个工程的所有时钟均使用全局时钟，xx都在一个时钟域，以此来保证数据的同步性。

2、如果需要用到衍生时钟，将衍生时钟作为一个同步电路的使能控制端，时钟仍采用主时钟。如果不可避免的使用了衍生时钟，那么需要对衍生时钟进行约束至全局时钟，如果约束不到全局时钟，则需要对时钟进行hold margin设置，保证时钟的可靠工作。

3、如果需要用到门控时钟，则需要注意门控时钟的输入是否满足前面提到的两个条件。