随着技术的发展，系统复杂程度的增加，用户测试与诊断维护的外部测试设备（ETE）逐渐由简单的手工测试发展到高水平的自动化测试，但是外部测试不能满足实时监控与诊断的要求，因而产生了机内测试（BIT）。根据摩尔定律，系统的基本组成单元——芯片的复杂度也越来越高，为了解决IC昂贵的端口代价和紧凑封装带来的观测难题，边界扫描测试技术以及针对CMOS电路的Iddq测试也逐渐成为有效提高芯片可测试性的重要手段。

1、机内测试方法（BIT-Build Ln Test）

所谓机内测试指任务系统或设备本身为故障检测、隔离或诊断提供的诊断测试能力，即在系统内部设计专门的硬件和软件或者利用部分功能杰检测和隔离故障、监测系统本身善，使其自身能检查是否在正常工作或确定何处发生了故障。机内测试技术是对被测对象实现可靠故障诊断的主要技术途径。将机蛤测试技术和人工智能专家系统结合在一起，构成智能BIT奖在很大程度上解决测试过程中的故障诊断问题，如测试设备的二义性、测试耗时长、虚报警、故障不可复现、出现故障后重测正常等。机内测试设计为系统提供良好的可测性，机内测试与故障诊断技术可以为系统提供良好的实时监测，提高故障检测率和故障隔离率，减少虚警率，缩短诊断时间。按照BIT的工作方式和时希不同，常见的BIT分为：连续BIT、周期BIT、启动BIT、上电BIT、主动BIT、被动BIT、分布式BIT、集中式BIT等。目前，对BIT技术的研究主要集中在系统级BIT融合诊断与隔离技术、系统虚警分析与降虚警技术等几个方面。

系统级BIT融合诊断与隔离技术　复杂装备一般由数字LRU、模拟LRU、机电LRU以及非电子LRU构成，其系统级BIT需要综合来自各LRU的各种测试与诊断信息，确定系统的功能状态，并将故障准确定位到相应的LRU。系统级BIT的特点对实现准确的故障诊断与隔离带来了较大的困难，怎样充分而恰当地利用各种LRU信息成为系统级BIT的关键问题。

BIT系统虚警分析与降虚警技术　虚警问题一直是困扰BIT的主要问题之一，也是国际上的设计和验证难题。研究表明，环境因素是导致BIT虚警的一个非常重要的原因，也是较难解决的一个问题。为解决虚警问题，国内外提出了若干技术途径，如从测试系统设计、检验、诊断与决策四个方面分别采取降低虚警的策略、从BIT系统的信息获取、信息处理、诊断决策等层次分别降低虚警等。

2、边界扫描测试方法

边界扫描技术是美国JTAG为解决VLSI等新型电子器件的测试问题，提出一种先进的测试和测试性设计技术，较完善地解决了系统设计的同时选取合适的测试和测试性设计问题。使用JTAG进行测试时，设计人员使用边界扫描测试规范测试引脚步连接时，再也不必使用物理探针扫描测试是可测试性设计中普遍采用的一种方法，它典型的应用方式有四种：器件功能测试、互联测试、边界扫描链的完备性测试、器件存在性测试。从1990年开始，IEEE采纳JTAG建议，形成了一系列边界扫描技术标准。IEEE组织和JTAG组织于1990年共同推出了IEEE 1149.1边界扫描标准，随后又推出了模拟及数模混合信号电路的国际测试标准IEEE 1149.4，模块级测试与维护总线国际标准IEEE 1149.5，高级数字化网络的测试与可测性设计国际标准IEEE 1149.6和基于内嵌芯核的系统芯片（SOC）的国际测试与可测性设计标准IEEE P1500。这些标准的推出为可测性设计技术应用发展起到了关键的推动作用。

3、Iddq测试

Iddq测试的原理是无故障CMOS电路在静态条件下漏电流非常小，而故障条件下漏电流变得非常大，可以设定一个阈值作为电路有无故障的判据。当Iddq被纳入芯片系统的测试中时，它立即受到IC制造商和学者们的青睐，它的优点在于低廉有效，可以作为功能测试和基于固定故障测试方法的补充，它相对于基于电压测试的方法来说代价是非常小。另一方面它可观察性强，因为它不需要故障的传输，可以直接通过电源电流观察。Iddq的缺点是随着特征尺寸的缩小，每个晶体管亚阈值漏电流的增加，电路设计中门数的增加，电路总的泄漏电流也在增加，这样分辨间距会大大缩小，当出再重叠时就很难进行有效的故障检测和隔离。但尽管如此，由于Iddq实现的简易性非常突出，所以仍然是目前可测性和系统测试技术的研究热点。

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